摘 要近年来，随着政府大力推动集成电路产业的发展，将集成电路芯片制造与生产推到了一个制高点，中国集成电路产业蓬勃发展。本文介绍了数字集成电路的从理论到产品的过程，本设计基于TSMC的7nm工艺，简要讲解了从数据导入制成网表、EDA工具导入数据，然后进行综合、工程师通过ICC2工具进行布局规划、将模块与标准单元进行放置，进行时钟树的综合、最后布线等步骤。本论文依据IC后端设计各阶段的工作原理，以及EDA工具和ICC命令的支持,针对数字集成电路后端设计中在布线过程中遇到的DRC问题及解决方法，重点研究了在布线阶段通过TCL语言利用redo short脚本在绕线阶段删线重新绕线减少DRC的方法，以及通过对shape以及via的具体操作，在layer层create routing blockage的操作修复ICC DRC与Calibre DRC。
目 录
第一章 绪论 1
数字集成电路历史发展 1
第二章 数字IC后端设计结构 2
2.1数字后端设计流程简介 2
2.1.1数据导入 2
2.1.2布局规划 3
2.1.3单元放置 4
2.1.4时钟树综合 5
2.1.5 布线 7
2.1.6 静态时序分析 7
第三章 布线(route)阶段主要步骤 8
3.1全局布线 8
3.1.1全局布线目标 8
3.1.2全局布线规划 9
3.2详细布线 9
3.2.1详细布线目标 10
3.2.2详细布线规则 11
3.3设计规则检查DRC（Design Rule Check) 12
3.3.1 DRC的介绍 12
3.3.2 DRC在数字IC中的检查 13
3.4电路规则检查LVS（Layout Versus Schematic） 13
3.4.1 LVS介绍 13
3.4.2 LVS在数字IC中的检查 14
第四章route阶段减少DRC问题的解决 14
4.1布线层次分布 14
4.2 详细布线阶段减少 *景先生毕设|www.jxszl.com +Q: ￥351916072￥ 
DRC 15
4.3手动修复减少ICC中的DRC 17
4.4手动修复Calibre DRC 19
第五章 总结 22
展望 23
致 谢 24
附录 27
附录A redo short 脚本 27
附录B 芯片剖面图 29
附录C Calibre DRC的定义 30
附录D 实习成果图(BTO status) 31
 绪论
数字集成电路历史发展
集成电路设计依赖于电子设计自动化(EDA)的发展过程，被生动地比拟为上帝时代，英雄时代和人类时代。这种比喻形象地说明了集成电路EDA设计的发展历程和各阶段的特征，20世纪80年代早期的设计方法处于摸索的茫然中，EDA工具只能实现简单的功能。接着，20世纪90年代设计方法的迅速发展造就了英雄辈出的电子时代，EDA技术得到了一定的发展，自动化程度不断提高，能否实现的规模逐渐增大，新的方法被不断提出。到了21世纪。通过信息技术网络的传播，带动”3C”产业的发展，半导体和集成电路成了人类智慧的结晶，集成电路EDA技术也得到了充分的发展，进入普及的时代。人们队电子产品的大量依赖和高性能需求，迫使集成电路芯片越来越小，就是由这股动力，推动了半导体工艺的不断发展，也使得集成电路的设计技术不断改进。
如今中国所处正是信息技术时代，作为走在世界前端的独立自主的强国，国家的信息技术产业在不断的努力和创新下蓬勃发展了起来，但是相比与其他发达国家相比，中国却掌握不到信息时代的核心技术，就数字芯片的设计与量产而言，美国对中国的技术封锁，美国政府对中国的限购令，这实质上是对中国经济的一种打压，反观国内，人们对对集成电路的产品欲求不满，芯片制造业融资困难，工艺技术落后，掌握技术核心人才缺失，市场供不应求，如果中国想要走出如此窘境，一定要自主研发集成电路芯片，掌握我们自己的芯片领域的技术，这样我们才能不受制于他国，在世界立于不败之地。
本课题是基于台积电的7nm高性能图形处理芯片,在后端设计流程绕线过程中，对芯片布线过程进行DRC(design rule check)问题的处理。
数字IC后端设计结构
2.1数字后端设计流程简介
一块完整的芯片不仅需要后端工程师来设计，还需要前端设计和中期的综合。前端工程师编写VHDL代码,然后翻译成电路图，后端工程师物理实现。后端设计工程师需要关注的是芯片的面积，时序和功耗。前段与后端共同确定芯片的面积，在后端设计中，后端工程师在芯片的制作过程中满足芯片的时序和功耗。其具体流程如图21所示。
/
图21 数字后端设计流程图
2.1.1数据导入
前端通过RTL文件经过逻辑综合所得到的门级网表（Gate Level Netlist）即通过硬件描述语言翻译成具体的数字电路系统设计语言,主要说明了芯片逻辑上的功能作用,包含了各个模块(module)之间的连接信息。时序约束文件(SDC)定义了时钟的脚本文件和时序约束的信息,工具通过逻辑单元之间的时序模拟估算出包含sdc信息的文件。库文件，也称library文件,包含所有逻辑单元的工艺方面的信息,比如制作工艺，可承受温度，阈值电压。DEF (Design Exchange Format):包含了模块单元的物理信息,包括长度，宽度，高度，方向，引脚信息等。
/
/
图21 从RTL到GateLevel Netlist
2.1.2布局规划
布局规划(Floorplan)是整个后端需要通过EDA工具完成的第一步骤,布局的合理性决定了芯片的指标，主要完成的工作首先是对芯片的大小面积(规则或不规则)进行确定，然后对输入输出端口位置进行排布，最后对宏单元(Macro)进行摆放。Macro摆放完毕，ICC将电源线(VDD、VSS)进行摆放，包括对Maceo的供电需求以及standcell的供电轨道。目前集成电路的集成度不断提升,采用了层次化设计的方式进行设计,其原理是将一块完整的芯片分割成几十个部分,每一个部分称之为tile,最后再拼接起来处理，先满足tile内部的时序要求，最后再满足一整块芯片的时序。这样就可以由几十个工程师同时工作,大大减少了芯片完成所需的时间,并且使处理时序问题的效率更加高。我们在摆放Macro时，尽量会将相同的Module摆放在一块，目的是相同Module之间，联系紧密，有利于时序的满足。将Module摆放在Port周围，让tile的内核区(die)空出更大面积，有利于控制内核区的单元密度(density),提高了tile的利用率，其次是使得tile与tile之间的联系更加密切，满足tile与tile之间的时序(2tile)。以上不仅需要后端工程师手动进行调整还需要与前端工程师一起商讨，确定Port的摆放才能使tile与tile之间最优处理,其次布图规划任然存在我们工程师对工具对于电源规划以及物理单元的插入进行检查,确保电源电压的合理布局以及非逻辑单元的正确插入,等待电源线的放置我们会进行第一次顶层DRC的检查(Base DRC),我们会根据摆放Macro的距离去检查是否满足规则，图22,完成floorplan之后的图像。

原文链接：http://www.jxszl.com/dzxx/dzkxyjs/558335.html