摘 要依据当今电子发展的现状，随着集成电路工艺在半导体产业链中的不断深入和发展，后端物理的设计研究也将面临越来越大的挑战，而同步数字集成电路的性能很大程度上决定于时钟网络的设计，本实验项目基于7nm工艺的高性能图形芯片模块的后端设计，在floorplan阶段进行了46个Macro的摆放设计，并且为了能够得到满足时序要求的时钟树树级，在Cts时钟树综合阶段进行对时钟树进行研究与分析，从而来优化整体时钟树的结构，使整个电路满足产品的功能需要，完善后端设计芯片的性能要求。
目 录
第一章 绪论 1
1.1 集成电路发展的背景 1
1.2 数字集成电路设计的挑战 3
第二章 数字IC集成电路后端设计相关流程及原理 4
2.1 集成电路后端设计流程 4
2.1.1数据准备阶段 4
2.1.2 Floorplan阶段（布图规划） 4
2.1.3 Place阶段（布局规划） 6
2.1.4 Cts阶段（时钟树综合） 7
2.1.5 Route阶段（绕线） 8
2.2 物理的规则检查 8
2.3 LVS(Layout vs Schematic)和形式验证 8
2.4 静态时序分析和优化(STA & OPT) 8
2.4.1 延迟的计算 9
2.4.2 Timing setup检查与Timing hold检查 9
第三章 应用的操作系统和软件介绍 12
3.1 linux系统 12
3.2 vim编辑器 12
3.3 TCL语言 12
3.4 EDA工具 12
第四章 时钟树树级研究与优化 13
4.1 提高时钟树性能所面临的挑战 13
4.2 解决的方案 13
4.2.1从floorplan方面来缩短时钟树长度 13
4.2.2 Get common sink 14
第五章 总结与展望 17
结束语 18
致 谢 19
参考文献 20
附录  *景先生毕设|www.jxszl.com +Q: ^351916072* 
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第一章 绪论
1.1 集成电路发展的背景
当今社会半导体产业的产品广泛遍及，集成电路作为半导体产业的核心技术，集成电路行业在半导体产业当中的份额占比越来越高，如图11所示，集成电路产业已经逐渐成为了国家的战略性产业，从1958年基尔比发明世界上第一块集成电路以来，集成电路已经从初期的SSI（小规模集成电路）发展到今天的SOC（系统芯片）,集成电路一直按Moore law（摩尔定律）向前演进。集成电路产业包含的集成电路的前端与后端设计、制造与加工、封装测试与制造集成电路材料、集成电路设备业等都已经成为了单独的行业，而这些产业中最最重要的则是集成电路设计领域。


图11 集成电路发展趋势图
集成电路作为最中间的环节在集成电路的工艺技术和电路系统之间。在进行过集成电路布图设计之后，工程师就可以将立体的电路结构通过二维图面的方式进行操作，然后通过整个后端设计流程的调整与测试，找出合适的框架结构和布局布图设计，通过工艺加工再还原为硅材料立体的结构。从此可以看出，集成电路的版图设计是整个集成电路在制造芯片的过程中最‘承上启下’的一环，它的重要程度显而易见。伴随着发展如此迅猛的微电子技术行业，各个领域模块的新的技术工艺与新的模块材料也在不停的出现，工程师也从自身开始总结各个版图设计，开始创新各种设计方案与设计理念，所以现如今的版图设计已经不是单纯的图形设计，而是发展成为了需要考虑各个方面复杂难点的高级设计。
如今产业伴随着硅平面技术在技术方面呈极速的上升期，在二十世纪先后发明了两种重要集成电路（MOS型集成电路和双极型集成电路），它意味着整机时代（通过电子管和晶体管制造的整机）的时代产生了根本性的变化，它开始构思和形成了一个前所未有的新产业集成电路产业，并且这个新集成电路产业模式具备着巨大的影响力和有着长远发展的能力。在先后五十多年的产业开拓建设中，IC集成电路产业发生过数次影响颇深的改变。一开始以制造和加工为领头的集成电路产业发展初级阶段，在到晶圆厂（Foundry公司）与IC集成电路设计公司的中期阶段，到最后如今的设计业、制造业、封装业、测试业这四个阶段被拆分出来形成四业形式的的IC集成电路产业阶段。整个世界的集成电路产业以以往34倍的速度在国民经济呈现出超上升趋势，如今集成电路产业不断在构思和创造出新性能的‘作品’。目前，世界上最高等级的集成电路生产级别已经开始驻入纳米级的层次，直到现在，集成电路已经开始进入到7nm超小型工艺的时代。
我们集成电路后端工程师所做就是版图设计阶段和后仿真阶段。这两个阶段集成电路版图设计要根据电路特殊功能和特殊性能的要求，在精确无误选择电路结构、器件形式和工艺设计规则的情况下，能尽量地将芯片面积缩小到最大程度，降低整个设计的生产成本，保证整个电路的性能要求，以确保全局优化，设计出能使客户要求得到满足的集成电路版图。
1.2 数字集成电路设计的挑战
当前关于IC集成电路后端版图设计的文典在国内外，可以被分为两种，一种是基于新的技术工艺、新寄生效应，通过在后端设计中不断的利用优化模型以及重新规划芯片布局和布线的方式。并且还要cts时钟树综合阶段和优化设计如何实现产品低功耗的过程之中不停地完善整个后端设计，通过版图报告给出的结果针对性地修改EDA工具设置，从而提高EDA工具对于集成电路后端设计的各个阶段的优化效率，另一种就是优化各个阶段工艺和重新规划设计流程，研究完整的设计流程出现的情况，归纳出不同电路设计的详细特点，在设置各个阶段EDA工具进行各个阶段不同的自动化设计，最后通过合理的约束设置（place约束和时序约束），完善后端设计，在最短的周期内获得最为满意的结果。对于工艺和设计流程的研究，已经有文献介绍了一些关于28nm及以上工艺的版图特点和设计注意点，然而有关于7nm工艺相关研究内容的论文却少之又少，7nm工艺和其他的工艺相对比，则还需要考虑到更多更复杂的设计规则，在7nm的工艺设计之中必须要考虑更加多的因素，所以7nm工艺的版图必须要设计规划更加严密严格的设计规则和设计流程，同时还要注意这些设置能否通过可制作性设计，进行完整性的信号分析和产品电路功能功耗分析，7nm版图需要使用更为复杂的模型版图，这会让整个后端芯片的设计时间变得漫长，体现出后端设计的严密性。
本文采用了7nm工艺来实现高性能图形芯片模块的后端设计，并介绍了整个IC集成电路后端设计的流程，同时也描述了各个设计阶段遇到的状况及有效的解决方案。

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