摘 要集成电路近年来发展迅猛，制造工艺已经到达纳米（nanometer）阶段。随着集成电路工艺尺寸的不断缩小，物理验证和工具设计面临巨大挑战。为了提高DRC的效率，人们通过EDA软件将这些几何规则的最小值聚集在一起，然后用制定的语法表述EDA工具可以执行的设计规则文件（design rule deck）对版图设计后的结果进行检查，但目前就7nm而言，由于工具的不完善，所以很难全部修复，因此这些工具难以修复的DRC就需要人们去手动修复，但是这样就增加人们的工作量。本文首先阐述了7nm工艺、数字后端流程，以及DRC相关的信息。就工具无法的自动修复的DRC使用Tcl语言编写的程序去修复，减轻工作量，提升工作效率。
目 录
第一章 绪论 1
1.1行业背景 1
第二章 7nm工艺 2
2.1 7nm 工艺 2
2.2 7nm工艺的后端设计问题 3
2.2.1 Signal EM以及Via ladder/Via pillar 3
2.2.2 RC变化 4
2.2.3 SADP(SelfAligned Double Pattern） 4
2.3 本章小结 6
第三章 数字后端设计流程 7
3.1 后端设计的地位 7
3.2输入 8
3.3布图规划 9
3.4布局 9
3.5时钟树综合 9
3.6布线 9
3.7 ECO 10
3.8本章小结 10
第四章 版图物理验证 11
4.1 版图验证 11
4.2 规则设计检查 （DRC Design Rule Check） 11
4.2.1 DRC发展历史 11
4.2.2 DRC的分类 12
4.3 本章小结 16
第五章 修复DRC的实现 17
5.1 项目使用的工具 17
5.2 DRC的修复 18
5.2.1 fix cut metal DRC 18
5.2.2 fix filler gap DRC 22 *景先生毕设|www.jxszl.com +Q: ^351916072* 

5.3 本章小结 23
结束语 24
致 谢 25
参考文献 26
附录 27
附录A fix_cutmetal_drc 27
附录B fix_fillergap_drc 31
第一章 绪 论
1.1行业背景
集成电路是20世纪50年代成长起来的新型高科技之一，也是21世纪进入信息化、智能化社会的基础。自1958年美国的德克萨斯仪器公司基尔比创造出世界上第一块集成电路以来，集成电路产业一直在飞速发展，在数字化的今天，数字集成电路的发展以及应用引人注目[1]。数字IC从电子管、晶体管、中小规模集成电路、超大规模集成电路，发展到目前主流的专用集成电路，还有正在飞速发展的系统及芯片，数字IC从始自终都在朝着速度更快，集成度更高、规模更大的方向飞速发展，集成电路一直依据摩尔定律（Moore law）坚定不移的向前演进 [2] 。
第二章 7nm工艺
2.1 7nm 工艺
以台湾积体电路制造股份有限公司（TSMC）为代表的全球最顶级的厂商已在集成电路工艺上走到7nm的水平，意味着集成电路中单个晶体管器件的栅极宽度只有7nm大小。本项目就是采用7nm工艺，也可以说芯片的内部链接导线的宽度只有7nm。一般来说，芯片的制程工艺数字越小就代表技术越先进，比如7nm比10nm更小，芯片的功耗越低。制程工艺指的是IC内电路与电路之间的间距，间距越小耗能越低，但是越先进的制成工艺要比之前的制成工艺花费更多的研究时间，还有更高的研制技术。先进的7nm制造工艺会使处理器的核心面积比之前的10nm制造工艺的核心面积小很多，也就是说在相同面积的晶圆上，7nm制造工艺可以比10nm制造出更多的CPU产品，先进的7nm制造工艺还比以前的工艺减少了处理器的功耗，以降低发热量，来提升处理器的性能。随着工艺的不断发展改进，器件的特征尺寸不断缩小，从而使集成度不断提高[3]。减小处理器的制造工艺对于CPU/GPU这些产品来说具有重大的意义，因为更先进的7nm制造工艺可以在CPU/GPU内部集成更多的晶体管，集成度更高。但是7nm在前期也并非全是优点，也有缺点的，比如说：因为芯片上的晶体管的密度太过于密集，congestion过高，就会出现晶体管的栅长过短的问题，导致漏电率的提高，从而影响了芯片的正常工作。其实之前的每一代芯片都会面临的这样的问题，但是每一次都可以得到了解决。就像45nm制造工艺时期，集成电路行业界引入了HKMG，替换了材料，用HighK介质取代二氧化硅；达到22nm制造工艺的极限时，集成电路行业界又开创了FinFET和FDSOI，前者用立体结构代替了平面器件来加强栅极的控制能力，后者则是用氧化埋层来减小漏电问题；现在到了7nm制造工艺时代，集成电路行业界则使用了砷化铟镓代替了单晶硅沟道来加强器件性能，不过每一步的进步就代表着下一次的难度会增加，7nm工艺之后的创造出来的5nm恐怕只有极紫外光刻(EUV)才可以解决了。在7nm工艺的生产难度增加的同时，其所需要的成本必然也在增加，这里不仅包含了7nm工艺本身的研发成本，还包括量产前期的优良产品概率的问题，因为每一种新工艺出现的时候，它的成熟度肯定都远远比不上上一代工艺，而一块晶圆上所能产出的成品又很有限，所以这样芯片厂商就要付出比上一代工艺更多的财力来能支持新工艺的制造。
2.2 7nm工艺的后端设计问题
如今7nm工艺带来的后端设计问题有三点：Signal EM以及Via ladder/Via pillar、RC变化、SADP（SelfAligned Double Pattern）.
2.2.1 Signal EM以及Via ladder/Via pillar
由于7nm的底层金属宽度比以前工艺要缩小一些，因此出现signal EM的几率也在增加，尤其是在clock line上，大驱动的cell有很大可能性会出现signal EM的问题。对于这种现象，业界提出了Via ladder/Via pillar的概念和实现方法。他们的本质其实是同样的东西，只不过不同的厂商有不同的叫法，其基本原理如下图11所示：

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