摘 要集成电路物理设计流程中最重要的环节之一是自动布局布线操作，设计的自动化级别也可以由它来调节，同时还能提供对版图中关键元件进行手工设计的能力，从而达到缩短设计周期又能提高性能指标的目的。在掌握了ARM结构及其核心架构Cortex-M0的前提下，本文利用Synopsys工具，并按照数字集成电路后端设计的流程，首先对所需数据进行必要整理，其次放置芯片的宏单元模块，并确定各种功能电路的放置位置，接着对CTS进行时序检测，最后对网表中器件进行逻辑连接，以实现版图中的物理连接，并提取了寄生参数和验证了物理版图。
目 录
第一章 绪论 1
1.1概述 1
1.2数字电路设计流程 1
1.2.1数字前端设计 1
1.2.2数字后端设计 2
1.3本文研究内容以及章节安排 3
第二章 Arm指令CortexM0和Verilog模块端口 4
2.1 ARM架构基础 4
2.1.1了解ARM历史版本 4
2.1.2通用寄存器 4
2.1.3 ARM各个模式 5
2.1.4 ARM指令集 6
2.2 Arm CortexMo架构 6
2.3 Verilog模块 8
2.4 Verilog端口 9
2.4.1端口列表 9
2.4.2端口声明 9
2.4.3端口连接规则 10
2.4.4端口与外部信号的连接 11
2.4.5 命名端口连接命令 11
2.5 本章总结 11
第三章 ICC软件实际操作 12
3.1 设计流程 12
3.2 详细报告及结果分析 16
3.3 本章总结 16
第四章 布局布线及其注意事项 17
4.1 布局操作及注意事项 17
4.1.1 电源线布局限制（Power Net Placement Constraint） 17
4.1.2 快速迭代与粗略放置（Fast Iteration with Coarse Placement） 17 *景先生毕设|www.jxszl.com +Q: @351916072@ 

4.1.3 合理放置单元格（Legalize Cell Placement） 18
4.1.4 Timing_driven与Congestion_driven的比较 18
4.2 阻塞 19
4.2.1 阻塞原因 19
4.2.2 ICC软件中如何检查阻塞 21
4.3 本章总结 22
第五章 布局布线结果分析及其改善方案 23
5.1 布局最核心命令place_opt 23
5.2 分析阻塞问题 24
5.2.1 解决阻塞的方法 24
5.3 使用psynopt命令进行增强优化 26
5.4 本章小结 26
结束语 27
致谢 28
参考文献 29
绪论
1.1概述
时代的发展带动了科学技术的迅速发展，就在短短半个世纪内，集成电路技术工艺取得了质的进步，从最初的5um向后不断缩小，到如今千万门级规模的电路也已较为常见。与此同时，芯片的功能也越来越强大，在性能方面也是更上一个台阶，相应的，微电子技术在各行各业中的地位日益提升，并且在无形中对许多产业起到了进一步的推动作用。
而集成电路设计又分为数字电路和模拟电路，两者相比，数字电路具有如下优势：1、电路结构简单，易于设计，便于集成和系列生产；2、由数字电路组成的数字系统具有稳定可靠，精度高的特点；3、不仅能完成数值运算，还可以进行逻辑运算和判断，在控制系统中是必不可少的；4、运行速度快，功耗低。[1]
1.2数字电路设计流程
1.2.1数字前端设计流程
1、制定规格
根据客户对于芯片具体功能和特定性能方面的要求进行人性化的设计，此过程就称之为定制规格。
2、细化设计
Fabless根据客户提出的规范提出设计方案和具体实施架构，并划分模块功能。 
3、HDL编码
使用硬件描述语言来描述代码中的模块功能，常用语言有VHDL，Verilog HDL等。
4、仿真验证
仿真验证是验证编码设计的正确性，查看设计是否符合规范的所有要求。规格是检验设计是否正确的最佳标准。此处用到的工具是Synopsys的VCS。
5、逻辑综合――Design Compiler
目的是为了将设计实现的HDL代码转换成门级网表，通过约束条件设置需求，而满足综合在面积和时序方面的标准。逻辑综合工具Synopsys的Design Compiler。
6、STA静态时序分析
这部分属于验证范畴，主要是在时序上对电路进行验证，检查电路是否存在建立时间和保持时间的违规。STA工具有Synopsys的Prime Time。
7、形式验证
从功能对集成网表进行验证，常用的方法就是等价性检查，以功能验证后的HDL设计为参考，对比综合后的网表功能，判断他们是否在功能上存在等价性。这样做是为了确保在逻辑合成过程中不改变原始HDL描述的电路功能。形式验证工具有Synopsys的Formality。
由此看来，前端设计的目的是为了得到芯片的门级网表电路。
1.2.2数字后端设计流程
后端设计是版图物理实现的过程，基本的后端流程如图11所示，包括数据准备、布局规划、标准单元布局、时钟树综合、时钟树布线、其他信号布线、可制造性设计（不含填充filler单元）、静态时序分析、形式验证、寄生参数提取反标优化、填充filler单元和DRC、LVS。[2]


图11 数字集成电路后端设计流程
1、布局规划
布局方案是放置芯片的宏单元模块，并确定各种功能电路的放置位置，如IP模块，RAM，I/O引脚等。工具为Synopsys的Astro。
2、CTS时钟树综合

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