摘 要在当代的微电路芯片中，伴随着规模被设计的越来越大，一个系统的组成部分中会包含有很多个时钟，怎样在异步时钟中进行数据的传送和减少亚稳态出现的情况，以及准确得出FIFO的存储状态是研究异步FIFO电路的关键。本毕业设计实现了一种基于FPGA的异步FIFO存储器电路设计方法。设计使用VHDL硬件描述语言进行逻辑叙述，利用层次化、描述语言和图形输入的方式，并且配合Quartus II开发软件研究了一个RAM深度为128比特，数据宽度为8比特的速度快、稳定性强的异步FIFO电路。经过时序仿真测试，本设计能够实现在不同时钟间的数据传输，降低亚稳态的概率，以及判断缓存是读空了还是写满了。
目 录
第一章 绪论 1
1.1引言 1
1.2国内外研究现状 1
1.3课题研究的意义 2
1.4课题研究的主要内容 2
第二章 异步FIFO设计要求及基本原理 3
2.1设计要求 3
2.2异步FIFO基本原理 3
2.3异步FIFO设计难点 4
2.4系统设计方案 5
2.5异步FIFO验证方案 5
第三章 模块设计与实现 7
3.1格雷码计数器模块 7
3.2同步模块 7
3.3格雷码/自然码转换模块 8
3.4空满标志产生模块 9
3.5双端口RAM 11
第四章 时序仿真与实现 12
4.1模块整合 12
4.2时序仿真及功能测试 12
4.2.1 复位功能软件仿真与测试 13
4.2.2 写操作功能时序仿真与测试 13
4.2.3 读操作功能时序仿真与测试 13
4.2.4 异步FIFO电路整体功能软件仿真与测试 14
4.2.5 时序仿真结果总结 15
结论 16
致谢 17
参考文献 18
附录 19
第一章 绪论
1.1引言
作为数据采集和存储的关键部分,异步FIFO数据采集系统中扮演着重要的角色。在传统的 *景先生毕设|www.jxszl.com +Q: ￥351916072￥ 
设计方法中,它常被用来实现异步同步通过使用微处理器和FIFO功能特殊的RAM芯片,它实现了高速数据采集和存储的功能。系统成本高,很难实现。作为一个高度集成的芯片设计,FPGA可以将微处理器和RAM集成到一个FPGA,在很大程度上系统的设计过程变得很简单，系统成本和设计风险也降低了很多。
本设计的FIFO存储器是依托于FPGA技术，在集成设计平台Quartus II软件上实现的，使用Quartus II软件中自带的嵌入式逻辑分析仪SignalTap II来进行波形仿真，查看最后的仿真结果。随着FPGA技术的成熟，它在市场上有很大的占有率，很多人会在产品的研发和进行集成电路的设计时使用FPGA技术。
1.2国内外研究现状
在80年代的时候，当时对FIFO存储器在速度需求和容量存在较小的要求。所以，在制造FIFO芯片的时候是通过移位寄存器的MSI元件。该类型的芯片会受到内存空间的限制，进而导致速度大打折扣。新型的FIFO芯片在原来的缺陷上，利用LSI和RAM结构的电路，它使用一个具有两个端口的RAM以及输进数据线和输出数据线来组成的内部存储单元。新类型的FIFO芯片之所以能让数据的延迟从写入到读出的时间大程度上的减少，是因为利用了RAM构造。该类型的芯片会有很大的拓展空间在存储宽度和深度方面。现在，人们为了让芯片有更多的内存，使用动态的随机随取存储器，在芯片的里面刷新电路，最后元件的读写和自主刷新的动作由内部仲裁单元来操作。
随着技术日益高速的进步，新型的FIFO芯片在内存、读写速度和尺寸有了很大程度上的改善。外国的一些公司已经研制出运行速度超过200Mhz和电压低于2.6v，在该系列配置方面能够做到至多9Mb的数据流。电子芯片厂商赛普拉斯研制出的FIFO存储器在性能方面达到高标准，它有着80位的宽度，带宽可以到达300bps，工作的环境可以处于200Mhz的频率下面；霍尼韦尔企业研制出了一款关于SOI的FIFO存储器，它主要应用于一些像军事和高辐射的复杂空间场景中，为此需要设计特殊的设计图稿和防辐射的器件；IDT公司研制出了最新类型的能够实现多个队列的FIFO存储器。它在数据的读取方面能够到达很快的速度和很低的存储时间，在内存的深度和队列增加的方面，可以使用较少的器件来实现。在我们国家的市面上，很多公司都是什么芯片都做而不是只做FIFO芯片，虽然我们国内也有机构研究了FIFO电路，但是无法达到市场需要的量。
1.3课题研究的意义
随着技术的迅速发展，器件变得越来越小，同步集成电路设计会因为单个芯片的集成容量变大而变得复杂。在集成电路成长为超大规模的时候，异步集成电路有着低功耗、性能高和便于设计的优势。
多时钟域会导致在两个不同的时钟之间如何设计接口电路。最简单的方式就是使用异步FIFO技术。异步FIFO存储器能够在两个不同时钟系统之间快捷和便捷的传输数据。异步FIFO存储器在网络端口、图像处理有着很大的优势。因此，异步FIFO存储器是不同时钟之间异步通信的常用模块，在现实中有着很大的探索价值。
1.4课题研究的主要内容
本课题的设计将通过FPGA技术，使用VHDL程序来进行语言上的编写，设计一个RAM深度为128比特，数据宽度为8比特的快速度、稳定性强的异步FIFI电路。并且在Quartus II开发软件上进行仿真测试，判断该设计是否能够实现在不同时钟间的数据传输，降低亚稳态的概率，以及判断缓存是读空了还是写满了。
每个章节的整体规划在下面有所提到：
第一章：大概讲述了我国与西方国家在FIFO芯片方面的发展情况，以及本设计的重要意义。
第二章：大概讲述了异步FIFO的知识点以及它的设计需求，最后概括出系统的各个模块和实现的功能。
第三章：大概讲述了设计需要的模块组成和各个模块的功能原理，在Quartus II软件平台对于已经用VHDL硬件描述语言编写好的程序进行模拟仿真验证。
第四章：将各个模块整合为异步FIFO顶层模块，并通过Quartus II软件的波形编辑器对其进行时序仿真和分析。
最后的总结部分是对于本设计中遇到的问题和不足进行阐述，以及对整个设计进行总结、归纳。
第二章 异步FIFO设计要求及基本原理

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