引言 1
一、频率测量原理 2
(一)常用的频率测量方法 2
1．频率测量法 2
2．周期测量法 2
3．等精度测量法 2
二、方案设计 4
三、硬件电路设计 5
（一）电源模块 5
（二）整形部分 5
（三）显示部分 5
（四）报警部分 7
（五）晶振部分 7
（六）单片机主控模块 7
（七）CPLD模块逻辑设计 8
四、软件设计 10
（一）CPLD开发环境简介 10
1．CPLD设计意义 10
2．Max+PlusⅡ开发工具 10
（二）单元模块设计 10
1．校正模块 11
2．分频器模块 12
3．D触发器模块 13
4．计数器模块 14
5．除法器模块 16
6．乘法器模块 18
7．高、低位转换模块 19
8．显示模块 20
9．频率计顶层模块设计 21
(三) 单片机的汇编语言编程 22
1. 单片机主程序 22
2. 测频子程序 23
3. 显示子程序 24
4. 键盘扫描子程序 25
5. 时间值输入子程序 26
6. 延时子程序 27
五、 软件调试 28
结束语 32
致谢 33
参考文献 34
引言
频率测量是电子测量的重要领域，在我们的生活中都需要直接或者间接通过测量频率来获取我们想 *景先生毕设|www.jxszl.com +Q:  3_5_1_9_1_6_0_7_2 
要得到信息，比如我们日常生活中最平常的时钟就是一个测量频率的设备，通过测量频率我们来计算时间的长短；在科研中经常使用的GPS设备也是通过测量频率的方式来得到GPS点与GPS卫星的距离，从而来测算GPS的坐标。
测量频率的方法大体上来分可以分为直接频率测量方法和间接频率测量方法。常见的直接频率测量方法主要有测频法和测周期法。测频法就是在确定的闸门时间Tw内，记录被测信号的变化周期数Nx，则被测信号的频率就是Fx=Nx/Tw。测周期法需要有标准信号的频率Fs，在待测信号的一个周期Tx内，记录标准频率的周期数Ns，则被测信号的频率是Fx=Fs/Ns。等精度测量消除了对被测信号计数所产生的正负1误差，并且达到了在整个测试频段的等精度测量，测量信号的精度不随所测信号频率的变化而变化。
本设计完整地设计出了基于CPLD的等精度频率计，并成功调试。设计中对CPLD的设计意义、设计方法、波形调试有具体的描述。
本设计的主要技术指标如下：
1.频率测量范围：0Hz～40MHz。
2.测量误差：± 1。
3.测量结果显示：4位数码管显示。
4.具有超量程报警功能。
一、频率测量原理
(一)常用的频率测量方法
1．频率测量法
频率测量法原理如图1所示。频率测量法又称直接测量法。
图1 频率测量原理图
2．周期测量法
周期测量法的原理图如图2所示。周期测量法又称间接测量法。
图2周期测量原理图
3．等精度测量法
等精度测量的方法是：采用频率准确的高频信号作为标准频率信号，保证测量的闸门时间为被测信号的整数倍，并在闸门时间内同时对标准信号脉冲和被测信号脉冲进行计数，实现整数个频率测量范围内的测量精度相等，当标准信号频率很高，闸门时间足够长时，可实现高精度的频率测量。其原理图如图3。
图3 等精度测量原理图
等精度测频原理示意图如图4。测量精度与闸门时间的关系分析如下。
图4 等精度测频原理示意图
测频的相对误差与被测信号频率的大小无关，仅与闸门时间和标准信号频率有关，即实现了整个测试频段的等精度测量。闸门时间越长，标准频率越高，测频的相对误差就越小。标准频率可由稳定度好、精度高的高频晶体振荡器产生。表1所示是标频在100MHZ时闸门时间与最大允许误差的对应关系
表1闸门时间与精度的对应关系
闸门时间Td（s） 精度
0.01 10-6
0.1 10-7
1 10-8
10 10-9
二、方案设计
在快速测量的要求下，要保证较高精度的测频，必须采用较高的标准频率信号；而单片机受本身时钟频率和若干指令运算的限制，测频速度较慢。采用高集成度、高精度的CPLD为实现高速、高精度的测频提供了保证。
CPLD是在PAL、GAL等逻辑器件的基础上发展起来的大规模可编程逻辑器件，随着EDA（电子；设计自动化）技术和微电子技术的进步，CPLD的时钟延迟可达ns级，在超高速、几乎可将整个设计系统下载于同一芯片中，实现所谓片上系统，从而大大缩小了体积，具有可编程型和实现方案容易改动的特点，有利于产品的研制和升级。
采用单片机作为系统的主控部件，实现整个电路的测试信号控制、数据运算和控制数码管的显示输出等。一块复杂的可编程逻辑器件CPLD（Complex Programmable Logic Device）芯片完成各种时序逻辑控制、计数功能。
系统组成原理框图如图5所示。由一片CPLD完成各种测试功能，对标准频率和被测信号进行计数。单片机对整个测试系统进行控制，包括对CPLD测量过程的控制、测量结果数据的处理、键控制信号的读入与处理；最后将测量结果送LED显示。被测信号整形主要对被测信号限幅、放大、在经过整形后送入CPLD。CPLD的标准测试频率为40MHZ。单片机由外接12MHZ标准晶振提供时钟电路。
图5 硬件电路组成框图
三、硬件电路设计
（一）电源模块
本设计采用5V电源电压为其供电。直流稳压电源一般由电源变压器、整流滤波电路以及稳压电路所组成，如图6所示。
图6 电源电路
（二）整形部分
图8为输入信号整形电路。被测信号经限幅电路（由两片1N4148组成）限幅后，由两级直接耦合放大器放大，最后再由施密特触发器（4093）整形，送入CPLD芯片进行测频。该电路R、C参数根据实际所测信号的带宽确定，如频率较高大于70MHz，则电路和PCB布线都需作较大改动。因测频范围在0至9.999MHz之间，所以不需要较大改动即可满足要求。电路如图7所示。
0000 0111111 0 0110 1111101 6
0001 0000010 1 0111 0000111 7
0010 1001101 2 1000 1111111 8
0011 1001111 3 1001 1101111 9
0100 1100110 4
（四）报警部分
报警部分是占用CPLD一根I/O口，连接蜂鸣器。此I/O接计数器模块的最高位的进位部分，当有进位时，为高电平‘1’，则蜂鸣器响。这样可在超出目前量程时，给予报警提示，如图9所示。

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