目录
一、绪论 1
（一）课题研究背景 1
（二）课题研究现状 1
（三）课题研究的方法 1
（四）研究的意义 2
二、设计工具介绍 2
（一）EDA技术简介 2
（二）FPGA相关设计流程 2
（三）逻辑综合 4
（四）前仿真 4
三、系统软件设计 6
（一）整体方案的设计 6
（二）模块的设计 6
1.秒分频模块 6
2.控制模块 7
3. 计量模块 7
（三）整体原理 8
四、系统的仿真 9
（一）系统整体仿真 9
（二）秒分频模块仿真 10
（三）控制模块仿真 10
（四）计量模块仿真 11
1.计价模块仿真 11
2.计时模块仿真 11
3.计程模块仿真 12
五、引脚分配 12
六、设计总结与展望 13
（一）设计总结 13
（二）研究展望 13
致谢 13
参考文献 14
附录A 15
附录B 16
一、绪论
（一）课题研究背景
在70年代的时候我国有了第一辆出租车，但是当时出租车计价器是非常昂贵的，只能依靠出租车师傅进行估计价格和路程。随着各领域消费电子类的层出不穷，使国内的各大机械厂开始研究计价器，导致经济上也有了飞速的变化。目前出租车受到广大人们的欢迎是因为人们生活水平的提高，大部分人的出行已经离不开出租车了，是出租车行业的一个突出标志和发展趋势，所以说运用出租车计价器进行收费还是非常重要的。
现在我国大部分传统的出租车计价器主要是利用单片机来进行实现的。但是由于单片机的程序有些是不通用的，而且芯片的不同也会有不同的指令，设计比较困难，同时周期比较长，计价方式也不灵活，调整价格也比较费力，硬件电路复杂，会浪费大量的人力、物力和财力，电源功耗大，使得芯片不容易扩散，影响芯片的寿命。在快速发展的今天，传统的单片机已经不能满足出租车计价的发展
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出租车计价器进行收费还是非常重要的。
现在我国大部分传统的出租车计价器主要是利用单片机来进行实现的。但是由于单片机的程序有些是不通用的，而且芯片的不同也会有不同的指令，设计比较困难，同时周期比较长，计价方式也不灵活，调整价格也比较费力，硬件电路复杂，会浪费大量的人力、物力和财力，电源功耗大，使得芯片不容易扩散，影响芯片的寿命。在快速发展的今天，传统的单片机已经不能满足出租车计价的发展了。所以人们开始使用FPGA 进行设计，FPGA可以有很高的效率，实现各种需要和功能。
利用FPGA进行实现出租车计价器，比较简单的电路，具有比较高的可行性，外围器件被大量的减少使用，都可以利用软件进行仿真，灵活性比较高，然而对于复杂的系统，单片机不能实现的，可以在不同的FPGA芯片上实现。
（二）课题研究现状
面对出租车计价器，有过不同的设计，也用过不同的方式设计，比如有FPGA、单片机和可编程逻辑器件。但是本次的设计题目为“基于EDA的出租车计费器的设计”，利用EDA原理来让出租车实现计费功能，可以显示出EDA的优势。对于此次设计，我们可以做在线仿真，同时也可以采用自顶向下的方法，来分模块、分层次的进行设计。
（三）课题研究的方法
根据系统的功能，可以采用自顶向下的设计方法，采用分模块、分层次，对各个功能的实现和划分。
本设计由四个模块组成，分别是秒计时分频模块、控制模块、计量模块和显示模块。秒计时分频模块：为了使整个系统同步工作，秒计时分频模块要得到秒信号，我们对50M的晶体振荡器分频来实现这一目的。控制模块是整个设计的核心部分，主要作用是对各个模块进行调控，具体定义出租车各个工作状态。计量模块是对价格、时间、路程、进行计量。显示模块是让乘客随时随地了解价格、路程、行程时间。对于出租车计费器来说，四个模块缺一不可。
（四）研究的意义
随着出租车行业的快速发展和对计价器的灵活度要求越来越高，要用FPGA来实现出租车计价器，具有很高的可行性，简单的电路，同时利用软件进行仿真，灵活度比较高，可以进行一些复杂的设计，可以大大的缩短设计时间，系统的可靠性被提高，同时芯片的特殊指令可以不必拘泥，产品更新换代的能力得到了更大的提高。
二、设计工具介绍
（一）EDA技术简介
（1）在专用ASIC电路中，可以利用FPGA的可编程性做试样片。（2）使得ASIC电路低成本，没有必要大量投片生产。（3）FPGA内部有丰富的触发器和I/O引脚。（4）FPGA电路设计过程周期短、费用低、风险低。
Altera、Xilinx与Lattice是目前世界上最大的三家生产FPGA的公司，本设计所用的开发软件Quartus II就是Altera公司的开发软件。MAX+plus II也是一种常用软件，但是它是Quartus II软件的前身。
VHDL与Verilog HDL是最常用的两种硬件描述语言，此两种语言各有其优势，市场占有量也不相上下。学会其中一种语言，另外一种语言也很快会被掌握。因本人对VHDL语言比较熟悉，所以本设计使用VHDL语言。
（二）FPGA相关设计流程
如图2-1所示为整个FPGA系统设计流程图，该图中包括了整个FPGA的设计流程。


图2-1 设计流程图
设计定义决定了一个设计的可行度相当于整个设计的设计方案规划。HDL实现主要用UP-Down的设计思路，此部分对系统进行行为化模块划分。仿真分为行为仿真、功能仿真、时序仿真三部分，本设计主要是功能仿真即将综合后的VHDL网表文件送至VHDL仿真器中进行的仿真。


图2-2 功能仿真流程图
功能仿真流程图如图2-2所示，RTL级代码和测试程序（test bench）和测试数据是本设计中所涉及的。RTL代码是指在Quartus Ⅱ工程中编译通过的代码，测试程序则是在Modelsim中所需的测试程序文件，测试文件用硬件描述语言来实现，测试数据则是测试所需的测试激励信号。这里“调用模块的行为仿真模型”主要指在RTL代码中引用的由
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