本文主要论述了利用CPLD/FPGA进行测频计数、单片机实施控制实现一定范围频率测量的设计过程。该频率计利用等精度的设计方法，克服了基于传统测频原理的频率计的测量精度随被测信号频率的下降而降低的缺点。等精度的测量方法不但精度高，而且在整个频率范围都能保持恒定的测试精度。该频率计利用FPGA实现频率的测量计数，利用单片机控制整个来测量电路的数据处理和显示输出。本文详细论述了硬件电路的组成和单片机的软件控制流程。其中硬件电路包括控制模块、显示模块、输入信号整形模块以及单片机和FPGA主控模块。设计器件采用Atmel公司的单片机AT89C51和Altera公司的EP2C5T144C8N型芯片。被测信号经限幅后由两级直接耦合放大器进行放大，再经施密特触发器整形后输入FPGA。标准频率采用40MHz有源晶振来实现。单片机软件用汇编语言编写，软件模块对应于硬件电路的每一个部分，还包括部分数据计算和转换模块。关键词 频率计，测频，CPLD/FPGA，单片机目 录
1 引言 1
2 总体设计 2
2.1设计原理 2
2.2 设计内容 3
3 硬件设计 3
3.1 系统组成 3
3.2 测频模块的工作原理及设计 4
3.3显示模块 5
3.4 电源模块 6
3.5 输入信号整形模块 7
3.6 单片机控制模块 7
3.7 时钟电路 10
4 软件设计 10
4.1 QuartusⅡ概述 10
4.2测频模块的VHDL设计 11
4.3 FPGA模块仿真 13
4.4 单片机汇编语言编程 14
结论 18
致谢 19
参考文献 20
附录一 元器件清单 21
附录二 单片机控制程序清单 22
附录三 测频模块计数程序 37
附录四 显示模块程序 42
1 引言
21世纪以来，电子设计自动化在现代电子系统设计中已经成为越来越重要的设计方法。简单的硬件搭建电路已经不适应大规模电路设计要求，EDA的可编程硬件电路设计可重复下载的优
 *景先生毕设|www.jxszl.com +Q: *351916072* 
参考文献 20
附录一 元器件清单 21
附录二 单片机控制程序清单 22
附录三 测频模块计数程序 37
附录四 显示模块程序 42
1 引言
21世纪以来，电子设计自动化在现代电子系统设计中已经成为越来越重要的设计方法。简单的硬件搭建电路已经不适应大规模电路设计要求，EDA的可编程硬件电路设计可重复下载的优势非常明显。以大规模、超大规模集成电路工艺制造的CPLD/FPGA比PLD具有更高的集成度、更好的工作可靠性和稳定性。用CPLD/FPGA作数字频率计的主功能测频电路，能够使数字频率计的硬件电路更加简单，更加轻便，提高整个数字频率计系统的运行速度和响应速度，极大地降低了设计和生产成本。
CPLD/FPGA是一种大规模可编程逻辑器件，它的内部集成度较高，它不仅拥有密度非常高的门陈列，而且还具有PLD器件的灵活性和易用性，其应用的广泛性凸显出它是如今必不可少的可编程逻辑器件。通过软件编程对其器件的内部逻辑结构和工作方式进行设计调整或者重构而满足产品升级是可编程逻辑器件的最大特点。传统的数字系统设计方法显得越来越乏力，运行速度快、体积小、精度高、逻辑容量大的数字系统应运而生。目前数字电子系统的设计可以直接面向客户需求，根据用户提供的系统行为和功能需求，自顶向下地逐层完成相应的硬件语言描述，然后对各个部分的硬件逻辑进行综合，接着对整个系统的逻辑结构进行优化和改善，最后对整个系统进行功能仿真与逻辑时序仿真和验证，直到生成器件，从而最大限度地缩短系统的设计与开发周期，提高产品的生产效率，从而提高产品的市场竞争力。
数字频率计的功能是测量被测信号的频率、周期、占空比以及脉宽等，其应用范
围的广泛性、涉及领域的科学性和严密性也对频率计的设计和制造提出了更高的行业要求。使用高精度的可编程逻辑器件，运用硬件描述语言VHDL，可以大大简化整个数字频率计的系统，从而提高系统整体的稳定性和精密性。
2 总体设计
因为数字频率计是一个对一定范围的频率进行测量和显示输出的数字系统，所以这个数字系统必须包含具有控制功能的控制电路模块、具有计数功能的计数电路模块、具有锁存数据功能的锁存电路模块和对输出结果进行译码显示的译码显示电路模块等。控制电路的作用是控制整个数字频率计的计数、锁存和译码显示操作，主要由单片机来完成。计数电路是整个数字频率计的主功能电路，它负责对被测频率信号进行计数测量，从而得到相应的频率值信号，主要由FPGA/CPLD来完成。锁存电路的主要功能是对计数器产生的频率值数据进行锁存，以确保锁存的频率信号得以准确、及时地传递给译码显示电路进行信号输出。译码显示模块的构成单元是译码器和显示器，译码器的作用是将锁存器锁存的4位二进制代码转换成十进制数，然后驱动数码管将与其对应的输出信号显示出来。显示器的组成单元是数码管电路，用来显示最终的频率信号。
2.1设计原理
传统的测频方法在被测频率信号频率范围较低的时候，实际测量得到的频率与实际真实的频率会存在不小的误差，测量精度不高。在被测频率较低的范围内，被测信号频率越低，对测量精度要求越高，测量时会产生较大的延时，造成测量误差，这是频率测量所不允许的。因此本设计采用等精度的频率设计方法。
等精度测频法是指利用两个计数器，一个计数器用来计算标准信号的脉冲个数，另一个计数器用来计算实测信号的脉冲个数，最后由公式进行换算。此方法的优势是：不用再进行多个频段的转换，提高标准频率也会相应的提高测量的精度。
等精度测频的方法是直接测频法变化发展而来的。它的闸门时间是被测频率信号周期的整数倍而不是固定的值，因而闸门时间保持与被测信号同步。所以，用等精度测频法测量频率不仅减少甚至消除了测量被测信号时产生的计数误差和延时误差，而且在整个频率测量范围内对被测频率信号进行测量时都会保持相同的精度。
2.2 设计内容
本课题的设计内容和要求：
用FPGA/CPLD为主完成计数、显示，单片机完成人机对话、运算，设计一个频率测量计。
本课题设计的主要指标：
频率范围为0-80MHz。
标准频率为40MHz。
传统的数字频率计构造一般由时序电路和组合电路等大量的硬件电路组合而成，这样制造出来的产品不仅系统运行速度慢，系统体积和重量大，而且整个系统的测量精度较低，抗干扰性能较差，在一些比较苛刻的条件下容易失真甚至造成仪器损坏。但是，等精度频率计却很好的避免了这些问题，等精度频率计在测量过程中频率信号抗干扰性强、系统响应速度快，能够保持较高的测量精度。同时，测量频率的方法也不断地得到改善和优化，频率的测量渐渐采用AT89C51单片机进行工作和时序的控制，并采用相关软硬件对测量结果进行联调。
3 硬件设计
3.1 系统组成
系统组成原理框图如图3.1所示，由一整片CPLD/FPGA进行各种频率测量，单片机负责对CPLD/FPGA整个频
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